Модуль расчета параметров цифровых схем

Цель проекта

Разработка и внедрение программных модулей для оценки ключевых параметров (таких как отказоустойчивость, производительность, площадь) цифровых схем на всем маршруте проектирования: от описания на языке Verilog до получения финального топологического описания (GDSII).

Задачи проекта

• Усовершенствовать алгоритмы и функционал модуля оценки отказоустойчивости цифровых схем.
• Оптимизировать поддержку OpenLane для корректного расчета параметров схем на всех этапах проектирования от RTL до GDSII.
• Внедрить и обеспечить поддержку новой версии OpenLane 2 в рамках проекта.
• Переработать взаимодействие с ABC и Yosys.
• Переработать и оптимизировать API для эффективного использования модуля в общей системе CircuitGen.
• Обеспечить покрытие unit-тестами нового и доработанного функционала, гарантируя его надежность и корректность.

Ожидаемые результаты

По итогам выполнения проекта будет получено программное обеспечение, включающее:

1. Переработанный модуль поддержки внешнего ПО, обеспечивающий работу с OpenLane 2, Yosys и ABC.
2. Усовершенствованный модуль оценки параметров цифровых схем с доработанным функционалом оценки отказоустойчивости и поддержкой расчета параметров на всех этапах проектирования.
3. Оптимизированное API для интеграции модуля в общую систему CircuitGen.
4. Комплекс документации:
   • Документация пользователя: руководство по установке, настройке и использованию программного обеспечения.
   • Документация разработчика: описание архитектуры, API и процессов сборки для дальнейшей поддержки и развития проекта.
5. Набор автоматических тестов: unit-тесты, обеспечивающие покрытие ключевого функционала.

Команда проекта

• Леднева Александра Романовна, МКС244 — лидер проекта, программист.
• Айдаев Магомед Тимирланович, БИТ241 — программист.
• Исаева Кира Александровна, БИТ241 — программист.
• Магомедов Марсель Рустамович, БИВ243 — программис